FPGA之异步时钟、同步时钟并存同步问题-创新互联

关于FPGA同一个工程中如何进行同步异步复位

目前创新互联已为近千家的企业提供了网站建设、域名、网络空间、网站托管、服务器托管、企业网站设计、红河网站维护等服务，公司将坚持客户导向、应用为本的策略，正道将秉承"和谐、参与、激情"的文化，与客户和合作伙伴齐心协力一起成长，共同发展。

同步复位：需要时钟的产生，在时钟的进行下进行复位；

异步复位：无需时钟，即可进行复位。

问题：

有些信号，异步复位，在时钟来之前就已经复位了，而同步复位有可能在时钟来时，复位信号已经无效了。

解决：

我们在需要在进行异步复位的时候就对同步复位，做好触发准备。

为了解决在同一个工程不同复位并存的问题，特做以下总结:

具体代码如下:

module  rst_syn(

input wire clk,

input wire i_rst_n,//异步复位信号输入

output wire O_rst_n//同步复位信号输出

);

reg rst_ff1;

reg rst_ff2;

reg rst_ff3;

always @(posedge clk or posedge i_rst_n)

begin

if(i_rst_n)

begin

rst_ff1 <= 1'b0;

rst_ff1 <= 1'b0;

rst_ff1 <= 1'b0;

end

else

begin

rst_ff1 <= 1'b1;

rst_ff2 <= rst_ff1;

rst_ff3 <= rst_ff2;

end

end

always @(posedge clk or posedge i_rst_n)

begin

if(i_rst_n)

O_rst_n <= 0;

Else

O_rst_n <= rst_ff3;

end

代码的主要内容：就在异步复位的时钟时，将o_rst_n <= 1;作为条件，在clk来时进行同步复位。

仿真结构图：

 见附件

上图所示，实现了异步复位和同步复位并存。

备注：时钟是由PLL生成的，所以复位后几个时钟后方可产生时钟，产生时钟时同步复位信号已经无效，所以需要上述处理办法。

建议：一般在同一个工程里使用一个复位，如果时间不一致容易出问题。

附件：http://down.51cto.com/data/2368388

另外有需要云服务器可以了解下创新互联scvps.cn，海内外云服务器15元起步，三天无理由+7*72小时售后在线，公司持有idc许可证，提供“云服务器、裸金属服务器、高防服务器、香港服务器、美国服务器、虚拟主机、免备案服务器”等云主机租用服务以及企业上云的综合解决方案，具有“安全稳定、简单易用、服务可用性高、性价比高”等特点与优势，专为企业上云打造定制，能够满足用户丰富、多元化的应用场景需求。

文章名称：FPGA之异步时钟、同步时钟并存同步问题-创新互联
文章路径：http://shouzuofang.com/article/csdooc.html